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[转载]在纳米设计中重新考虑DFT策略

智者不锐，慧者不傲。

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0楼发表于: 2008-03-22 10:11:42

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半导体行业面临的基本问题是，为了保持质量，他们不得不在生产过程中进行一些先进的测试。130nm全速测试已经成为生产测试中的一个非常标准的部分，随着客户逐渐转移到90和65纳米，他们正在寻找其它类型的先进测试方法。具有所有先进测试模式和缺陷模式的完整解决方案对于改进缺陷检测很必要。

测试质量

为了确保准确的测量，自动测试模式生成(ATPG)解决方案必须能在测试期间利用内部PLL时钟。此外，处理错误和多周期路径的能力对于确保最高的全速测试覆盖率来说非常关键。针对某个设计内具有确定性测试的特定物理特性的面向DFM的测试也可能很重要。对全速测试有重要影响的一个问题是故障路径。故障路径会影响测试覆盖范围和压缩。传统的x处理方法也导致测试组中的未知状态的数量大量增加，这会导致较低的压缩率。

设计可以有很多故障路径，必须对其考虑以避免使好的器件实效。一个好的解决方案会在图样生成期间跟踪路径，如果通过该路径传播，则将被标记为未知。这样可以静态测试所有其它的逻辑，这些逻辑或许正被馈入到目的触发器来提供可能的最高全速覆盖。在速测试之外，某些用户期望通过使用布局信息来改善某些目标测试质量。

整个策略是通过DFM规则分析、关键区域分析，和可能的时序及/或余量分析来确定最可能的缺陷位置，然后用特定的面向DFM测试来把这些位置确定为目标对象。其思想是将纯粹的逻辑观念转换到某种能很好理解的物理设计、可能有哪些缺陷以及最可能是那些方法。

当IC上的两条线因为各种缺陷，包括工艺问题以及杂质导致短接到一起，就产生桥接故障。很多桥接故障可以通过使用粘接和转换测试的组合方法来实现检测。完成这个工作还有两种辅助方法。第一种是一种确定性的方法，这种方法可以将可能的桥接项从版图数据中获得。产生测试图形来检测未确定的桥接。另一种方法是多次检测，或者n次检测ATPG，这种方法是一种统计方法，用来检测未确定的桥接。利用这种方法，简单的粘接故障被‘n’次确定为目标--每次分别确定故障。这种方法提高了检测设计中潜在的桥接问题以及其它缺陷的机会。

还可以用另外一种依赖电容耦合来确定潜在的桥接的方法。尽管这种方法对于确定长的并行网络效果好，但是可能会忽视掉很多潜在的特定功能的缺陷，这些缺陷会导致桥接故障。

测试压缩

利用更先进的测试方法，测试质量将随着技术而提高。从时间和数据存储来说，更大型的测试运行起来更昂贵—这些测试对测试成本极大的增加可以通过使用测试压缩解决方案来克服，这种解决方案能将高质量的测试压缩成可管理和具有成本效益的大小。

嵌入式确定性测试(EDT)技术能产生高度压缩的图样，而与传统的ATPG方法的测试覆盖率相同。此外，EDT逻辑对于设计路径来说是非插入式的，可支持直接诊断，并提供高效的测试时间和数据量压缩。行业内要求提供超过100倍的压缩率，可推动实现将来超过1000倍的压缩率。

改善测试质量意味着增加额外的测试图样，而额外的测试图样发生也意味着增加的运行时间。为了有效地改善测试质量，整个解决方案必须还能处理增加的测试数据量以及ATPG处理次数的增加。分布式ATPG现在能在故障仿真和图样生成上提供可伸缩的运行时间改进。

EDT技术增加的额外好处是支持基于块的设计，其称为模块化EDT。它允许灵活地将压缩扫描链与非压缩链上的直接存取混合。这为处理可能出现在顶层的不同类型的IP模块提供了更大的灵活性。这可以大大地降低顶层引脚的数量以及扫描所需要的连接数量。

存储器测试

当前，嵌入式存储器占到50%的硅片面积的情况并不鲜见，因此高质量的存储器测试对于确保质量以及低DPM水平非常关键。目前有几种用于测试嵌入式存储器的商业解决方案。一个重要的要求是工具提供最高的测试质量，具有最大的测试算法选择，以及全速测试最高的工作速度。

对于BIST产生以及插入也应该有完整的RTI级流支持。还应该有利用现成的扫描寄存器来在不增加任何额外电路的条件下，发送和接收存储器测试图形，这可以通过确定在成功传递到存储器所需要的现有的逻辑上的扫描图样来实现。

制造诊断

由于扫描测试和扫描诊断在未来的故障分析和良率改善上将扮演越来越重要的角色，能从生产测试失败记录中直接诊断压缩矢量的能力对于实现这些角色非常关键。压缩图形诊断的好处是实现图4中描述的产品线诊断。一旦压缩图形产生，他们被直接应用到ATE；记录故障文件并馈入到诊断引擎中。用户可以查看该 ..

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