[建模]CST MWS PCB板上的BGA pad端口设置？

我的模型是PCB板上的BGA pad，其中包括4个GND孔和两对（4个）信号孔，信号从芯片（模型里没有）出来到BGA pad上，经过一小段线到信号孔，然后换到PCB板的内层走出来。现在的问题是，我要给BGA pad加端口，但是加了discrete port（如附件模型所示）以后，算出来的S参数结果明显不对，不知道应该怎么 .. Im6gWDdq@6  
|]G%b[
 

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S参数的结果

没有大侠指点么？

高人都去哪里了？

按照惯例，先做雷锋，帮楼主做楼主该做的事情： ]1q`N7  

~#=70  
模型是一个8层PCB板： V'l9fj*E  

图片:Model.JPG

/!hxW}>^  
%(r.`I$  
隐去地和介质，信号线如下： pO N@  

图片:Model_1.JPG

W;F=7[h  
PJ)d5D%T  
端口1、2是50欧姆离散端口连结至地： =o[H2o y  

图片:Port1-2.JPG

UrdSo"%  
`
pd+as  
端口3是Multipin Waveguide Port，设置了差模和共模两个模式： y*-D
 

图片:Port3.JPG

?Elt;wL(  
(%4O\s#l  
模型背景是真空，边界Electric，Global Mesh Properties：10、10、10。其它参数就不介绍了。 #*"I?B/fd8  
P#,g5  
在MWS运行Transient Solver，只计算Port 3，结果如下： FMl_I26]  

图片:S_P3_Ori.JPG

2KNs,4X@  
EB p(^rj  
看得出，结果确实有问题，不是开路就是短路。 8?hj}}H  
?|GwuG8g  

---

0)9n${P7d  
好，雷锋做完了。先谈模型中的错误： }x"8v&3CM_  

图片:Ori-yz.JPG

ii ^Nxnc=  
VB=jKMi  
大家看到这个XZ面的截图的时候应该能想到问题所在了吧？是的，信号线接触到了边界！ 6PMu*-Nv!j  

图片:Ori-xz-detail.JPG

'D^@e0.3  
U;Yw\&R,  
模型被短路了，S3(1)3(1)是-1dB也就不奇怪了。 0BP=SCi  
好，在surrounding space里的Z轴双向延伸一段距离（比如10）： }Gd^r  

图片:Model_xz_mod.JPG

N1dM,H  
8@KGc )k  
使得信号线不碰触边界，重新仿真Por3差模，得到： d.y-R#F_]  

图片:S-Mod_P3-1.JPG

W"D>>]$|u  
0E^S!A7  
从模型的角度，这个至少是可以接受的（S3(1)3(1)）。 p'=XW#2 >  
4BJw+EV8  

---

]!WD">d:  
接下来考虑理论上的问题，楼主的信号线一端使用差模、共模设置，另一端是single-ended的设置（离散端口）。看到DS里已经做了相关设置： q)RTy|NJ^  

图片:DS_Ori.JPG

HQc^ybX5  
w2V:g$~,  
看到这个连接图我是各种的不懂……，这个仿真到底是要看差模、共模特性还是要看每条线的single-ended特性？如果是差模、共模，MWS里不建议用single-ended做termination，最好使用DMCM（Differential Mode and Common Mode）模式（Nultipin Waveguide Port）；或者DS里不能如此设置，external port应该连接ModeConv Module的D和C端，P和N端连接MWS中的single-ended管脚。 7C~g?1  
Htce<H-P  

---

2))pB/  
假设楼主要观察的是差模、共模特性，两种修改建议： *>jJ<8!  
如果MWS中倾向使用Multipin Waveguide Port，那么对应的DS中的连接建议改为： i(S}gH4*o  

图片:DS_Mod1.JPG

/,+&O#SX  
IG4`f~k^  
端口1、3的端口阻抗为100欧姆，端口2、4的端口阻抗为25欧姆。运行得到的结果如下： U)_x(B3d/  

图片:S_mod1_all.JPG

p$$0**p!`  
另一种可以考虑的方案：在MWS中完全设置为single-ended模式，原先端口3处修改如下： :MF+`RpL  

图片:MWS_mod2.JPG

jjg[v""3|  
Ka8Bed3  
DS对应修改为： rKr\Qy+q  

图片:DS_Mod2.JPG

%p^`,b}  
5&}p'6*K  
同样，差模端口阻抗100欧姆，共模端口阻抗25欧姆，运行仿真后结果如下： !PEP`wEKdp  

图片:S_mod2_all.JPG

JzkI!5c<j  
if+97^Oy  
对比这两个结果，可以看到数值有差别但是各个类别的参数都在相同的数量级之内，提高仿真准确性应该可以减小这种差别。或者通过理论计算或者实测数据来验证。 1sXVuto  

接楼上，以single-ended转差共模的那个为参考，这个模型的相关特性： ,X;$-.  
5NhAb$q2Y  
Differential Mode Return Loss (Both Ends) and Insertion Loss (negative in dB)： S9ic4rcd  

图片:RL-IL-DM.JPG

ovdaK"q2  
uJ]uz%  
Common Mode Return Loss (Both Ends) and Insertion Loss (negative in dB)： ] SLeWs  

图片:RL-IL-CM.JPG

yu&muCA  
?P4y$P  
Transverse Conversion Loss (Both Ends) and Transverse Conversion Transfer Loss (Both Directions) (negative in dB)：
2aX$7E?  

图片:TCL-TCTL.JPG

)>U"WZ'<  
{47Uu%XT  
LCL与LCTL和TCL、TCTL对应。 :$gs7<z{rm  
Zsmv{p  
收兵回营！

首先，多谢hefang大侠的雷锋精神，谢谢你付出的时间和精力。 }NRt:JC  
这几天公司服务器更新，所以一直没法上来更新。 gg8)oc+w  
按照hefang的说法，我把port3和port4改成discrete port，把Z轴和Y轴都双向延伸了10mil，确实可以出来跟实际比较符合的结果。 #3eI4KJ4+l  
模型文件及结果见附件（BGA_modeling_discrete_ports.zip）。 Ktvs*.?  
BGA_modeling_discrete_ports.zip (1478 K) 下载次数:22

但是还是有一些疑问没有解决，希望hefang和各位大侠不吝赐教。 Z,b^f Vw  
1
+Y; "tT  
hefang在4楼针对我开始的模型指出： P~"""3de4  
Z?w=-  
先谈模型中的错误：    
)/tdiRpn  
9p"';*{=  
大家看到这个XZ面的截图的时候应该能想到问题所在了吧？是的，信号线接触到了边界！   _LZ 442  
模型被短路了，S3(1)3(1)是-1dB也就不奇怪了。   ]JI A\|b6  
好，在surrounding space里的Z轴双向延伸一段距离（比如10）： 使得信号线不碰触边界，重新仿真Por3差模，得到正确结果。 sM%.=
~AN  
z7lbb*
Xe  
我照这样做了，确实得到了想要的结果，但是事实上在CST自带的例子differential via pair.cst里的port也是设置在边界上的，如下图所示，没有任何问题。 aK9zw  
u\UI6/  

图片:differential_via_pair.JPG

6IM:Xj  

另外，我又做了一个实验，把我的模型边上没用的部分减小，PCB的尺寸从800mil*600mil缩小到250mil*239.37mil。 wz5xJ:Tj  
过孔的尺寸和位置没有变，trace相应的截断一些，port还是设置的discrete port。如下图所示： mh!;W=|/"  

图片:reduce_size.JPG

ewSFB< N  
模型文件及结果也附上： BGA_modeling_reduce_size.zip (1247 K) 下载次数:3 SqTO~zGC  
结果S11的结果变成又不对了，如下图 %^g BDlR^  

图片:S11_reduce_size.JPG

我说的是“信号线”，不是端口。你的Via模型已经碰到了边界，就好比测量的时候用一个接地金属块压在你的差分线上，完全短路了。 <0T5W#H`D  
GTL gj'B  
至于第二个问题，建模的时候心要细些： G66sPw  

图片:Model.JPG

gcDo o2RE  
(T:OZmEO.  
端口1和端口2开路，没连接上金属。