[求助]BW=1GHz的腔体带通滤波器时延怎么增强

现在在做1700-2700的腔体带通滤波器，抽头形式只能用容性抽头，时延怎么也算不强，求助各位大神，怎么把时延做到理论值？[ .. +7N6]pK|"  
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帮顶！！！！

只是单独的一路滤波器吗？楼主现在用的什么具体结构的抽头,是否可以展示图片，现在最好状态时延做到多少了？

agenschan:帮顶！！！！ (2015-09-25 10:49)  ycg5S rg  

Vahfz8~w/  

xiaodou041: kKL'rT6z  
只是单独的一路滤波器吗？楼主现在用的什么具体结构的抽头,是否可以展示图片，现在最好状态时延做到多少了？ X)^eaw]Q0  

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一路带通加一路低通，带通时延现在有2ns左右，现在调试的结果看两路都需要加强

chgl10:一路带通加一路低通，带通时延现在有2ns左右，现在调试的结果看两路都需要加强 (2015-09-25 12:36) &+5ij;AD  

Sx8RH),k  
1.谐振器是方形的吗？方形侧边面积大，可以增强耦合 @{>0
v"@  
2.谐振器往端口靠近一些 lrjVD(R=g  
3.抽头或者说你的连接器位置抬高一些 S=<OS2W7+r  
4.盘面继续加大，图片横着和连接器焊接的杆做粗些，或者做成阶梯状 vnN0o5  
记得公布你的最终结果噢。

xiaodou041:1.谐振器是方形的吗？方形侧边面积大，可以增强耦合 jOU99X\0  
2.谐振器往端口靠近一些 km*Y#`{  
3.抽头或者说你的连接器位置抬高一些 OxPl0-]t  
4.盘面继续加大，图片横着和连接器焊接的杆做粗些，或者做成阶梯状 i)$P1h
 
....... (2015-09-25 15:18)  NB4Q,iq$  

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1.谐振器是方形的，我调试的时候把谐振器周围都用铜皮围起来了，增大耦合面积 9Fy'L#%  
2.这个确实没考虑到 %AN,cE*  
3.抽头的位置抬高过了 Xj{gyLs  
4.耦合器增大效果不是很明显。你说的阶梯状大概是什么样的 Er;qs*f  
现在把低通的时延做弱，低通就很好，做强就很差

chgl10:1.谐振器是方形的，我调试的时候把谐振器周围都用铜皮围起来了，增大耦合面积 {Y@shf;  
2.这个确实没考虑到 VS/M@y_./  
3.抽头的位置抬高过了 ']TWWwj$  
4.耦合器增大效果不是很明显。你说的阶梯状大概是什么样的 SFRP ?s  
....... (2015-09-25 15:56)  -'g>i  

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3.连接器的位置是否固定？可以改更的话，把连接器整提抬高 )I[f(f%W7  
4.阶梯阻抗类似高低阻抗低通的样式

xiaodou041:3.连接器的位置是否固定？可以改更的话，把连接器整提抬高 M!'d  
4.阶梯阻抗类似高低阻抗低通的样式 (2015-09-28 08:25)  c'i5,\#X  

^AH[]sE_  
3.已经固定了，仿真的时候抬高作用已经不大了 u-t=M]  
4.了解