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[分享]锁相环的结构原理以及可测性设计

离线wrq572

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0楼发表于: 2008-02-21 21:37:15

可测性设计（Design for Test，DFT）最早用于数字电路设计。随着模拟电路的发展和芯片集成度的提高，单芯片数模混合系统应运而生，混合电路测试，尤其是混合电路中模拟电路的测试，引起了设计者的广泛关注。边界扫描是数字电路可测性设计中常用的技术，基于IE EE1149?1边界扫描技术。本文针对一款应用于大规模集成电路的CMOS高频锁相环时钟发生器，提出了一种可行的测试方案，重点讲述了锁相环的输出频率和锁定时间参数的测试，给出了具体的测试电路和测试方法。对于应用在大规模电路系统中的锁相环模块，该测试方 ..

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离线mummer

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1楼发表于: 2008-11-25 20:52:38

很实用的东西，不错
谢谢

离线liang127

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2楼发表于: 2008-11-30 16:33:04

看了一下，我用不上，不过谢谢楼主。

离线yxfshe

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3楼发表于: 2009-02-13 17:11:34

锁相环技术想学习学习

离线jack4778098

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4楼发表于: 2009-09-20 21:38:18

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离线yaliuzy

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5楼发表于: 2009-11-04 22:09:19

收藏了，，，

离线lilaomu

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6楼发表于: 2010-06-11 17:16:15

可测性设计什么意思

离线pllen

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7楼发表于: 2010-06-19 09:03:20

离线dandansx

象蜗牛一样前进

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8楼发表于: 2010-06-26 03:16:38

好东西，感谢分享

离线weiboxuexi

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9楼发表于: 2010-06-26 08:00:40

谢谢楼主...

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