[互助]HFSS-3D layout 问题仿真请教——有表层走线，仿真结果不对

本人新接触仿真新手，遇到了下面的这个问题困扰了很久，特来请求大神们援助~ %zY3,4~  
1f~_# EIC  
如图： 使用HFSS 2023 从allego的pcb中抽取了一个3D模型， 端口建立是通过select edges-》建立edge 集总端口，带过孔和表层走线一起仿真，明显结果有失常理。把过孔和表层走线删掉只留内层走线，重新仿真，感觉结构接近真实场景。 QAX+oy  
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①不正常的情况： W&rjJZY6  
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g?HB
 
②感觉结 .. L9G=+T9  
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不知道 为什么 我发不了图片  

huangfuvf:不知道 为什么 我发不了图片  [表情]  (2022-12-28 16:39)  S%g`X  

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发图片需要安装插件

第一，请排查PCB模型中表层线宽和实际PCB的差异。 dJ:EXVU  
第二，请排查HFSS 3D LAYOUT中，叠层文件的DK和DF的配置。 vSPkm)O0)  
第三，请排查模型中，表层走线是否有局部短路的现象。3D LAYOUT有个几何检查，可以点击看下。