[建模]CST MWS PCB板上的BGA pad端口设置？

我的模型是PCB板上的BGA pad，其中包括4个GND孔和两对（4个）信号孔，信号从芯片（模型里没有）出来到BGA pad上，经过一小段线到信号孔，然后换到PCB板的内层走出来。现在的问题是，我要给BGA pad加端口，但是加了discrete port（如附件模型所示）以后，算出来的S参数结果明显不对，不知道应该怎么 .. tdr*>WL  
bvR*
sT#rg  

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S参数的结果

没有大侠指点么？

高人都去哪里了？

按照惯例，先做雷锋，帮楼主做楼主该做的事情： Kb
X&E0  
m`i_O0T  
模型是一个8层PCB板： "s-3226kj  

图片:Model.JPG

X*cDn.(I  
UE9RrfdN  
隐去地和介质，信号线如下： 0N;~(Vt2  

图片:Model_1.JPG

v[;R(pt?  
Z8C~o)n9  
端口1、2是50欧姆离散端口连结至地： Fn>KdoByN  

图片:Port1-2.JPG

5{/uHscwLa  
5(zdM)Y7  
端口3是Multipin Waveguide Port，设置了差模和共模两个模式： vB74r]'F  

图片:Port3.JPG

!3F3E8%  
wE[gp+X~  
模型背景是真空，边界Electric，Global Mesh Properties：10、10、10。其它参数就不介绍了。 [)+wke9  
n6AA%? 5  
在MWS运行Transient Solver，只计算Port 3，结果如下： )ifjK6*  

图片:S_P3_Ori.JPG

KH$|
wv  
1aI&jdJk  
看得出，结果确实有问题，不是开路就是短路。 E5aRTDLq  
GCf,Gfmr  

---

(}g4}A@x  
好，雷锋做完了。先谈模型中的错误： GY>G}bfh  

图片:Ori-yz.JPG

Mj&G5R~_  
c@3mfc
{  
大家看到这个XZ面的截图的时候应该能想到问题所在了吧？是的，信号线接触到了边界！ pf
Be24q  

图片:Ori-xz-detail.JPG

oyB gF\  
{Qi J-[q  
模型被短路了，S3(1)3(1)是-1dB也就不奇怪了。 (Bq^ D9  
好，在surrounding space里的Z轴双向延伸一段距离（比如10）： u6nO\.TTtY  

图片:Model_xz_mod.JPG

dGyrzuPJ  
xKR\w!+Z'  
使得信号线不碰触边界，重新仿真Por3差模，得到： Y5CDdn  

图片:S-Mod_P3-1.JPG

+7\d78U  
cY5w,.Q/!  
从模型的角度，这个至少是可以接受的（S3(1)3(1)）。 1=Z!ZY}}e  
i0:1+^3^U  

---

_aeIK  
接下来考虑理论上的问题，楼主的信号线一端使用差模、共模设置，另一端是single-ended的设置（离散端口）。看到DS里已经做了相关设置： kmUL^vF  

图片:DS_Ori.JPG

3 ,zW6-}  
Brtsig,4  
看到这个连接图我是各种的不懂……，这个仿真到底是要看差模、共模特性还是要看每条线的single-ended特性？如果是差模、共模，MWS里不建议用single-ended做termination，最好使用DMCM（Differential Mode and Common Mode）模式（Nultipin Waveguide Port）；或者DS里不能如此设置，external port应该连接ModeConv Module的D和C端，P和N端连接MWS中的single-ended管脚。 Xh}S_/9}5  
@)\4 $#+-  

---

y2W|,=Vd  
假设楼主要观察的是差模、共模特性，两种修改建议： m"@o  
如果MWS中倾向使用Multipin Waveguide Port，那么对应的DS中的连接建议改为： >?Duz+W)  

图片:DS_Mod1.JPG

V7b;qC'  
%afN&T  
端口1、3的端口阻抗为100欧姆，端口2、4的端口阻抗为25欧姆。运行得到的结果如下： O8OAXRt/Y  

图片:S_mod1_all.JPG

gw!d[{#  
另一种可以考虑的方案：在MWS中完全设置为single-ended模式，原先端口3处修改如下： 0G31Kou  

图片:MWS_mod2.JPG

@Jx1n Q^  
V/3@iOwD  
DS对应修改为： 5
cGQ`l  

图片:DS_Mod2.JPG

6hMKAk  
y8_$YA/g  
同样，差模端口阻抗100欧姆，共模端口阻抗25欧姆，运行仿真后结果如下： Lqdapx"Z_  

图片:S_mod2_all.JPG

v,C~5J3h)  
AsD$M*It  
对比这两个结果，可以看到数值有差别但是各个类别的参数都在相同的数量级之内，提高仿真准确性应该可以减小这种差别。或者通过理论计算或者实测数据来验证。 zauDwV=  

接楼上，以single-ended转差共模的那个为参考，这个模型的相关特性： UynGG@P@  
0AnL]`"t.3  
Differential Mode Return Loss (Both Ends) and Insertion Loss (negative in dB)： #(]D]f[@  

图片:RL-IL-DM.JPG

?1\5X<|,  
BValU  
Common Mode Return Loss (Both Ends) and Insertion Loss (negative in dB)： 1]}\h]*  

图片:RL-IL-CM.JPG

]5'*^rz ^  
!{&r|6  
Transverse Conversion Loss (Both Ends) and Transverse Conversion Transfer Loss (Both Directions) (negative in dB)： O@$>'Z  

图片:TCL-TCTL.JPG

tY_=[6?Zu  
*JOK8[Qn  
LCL与LCTL和TCL、TCTL对应。 qZ<n\Mt  
%<yW(s9{  
收兵回营！

首先，多谢hefang大侠的雷锋精神，谢谢你付出的时间和精力。 +9HU&gQ3  
这几天公司服务器更新，所以一直没法上来更新。 U'jmgHq  
按照hefang的说法，我把port3和port4改成discrete port，把Z轴和Y轴都双向延伸了10mil，确实可以出来跟实际比较符合的结果。 
ZPf&4#|  
模型文件及结果见附件（BGA_modeling_discrete_ports.zip）。 c:${qY:!  
BGA_modeling_discrete_ports.zip (1478 K) 下载次数:22

但是还是有一些疑问没有解决，希望hefang和各位大侠不吝赐教。 BlpyE[h T  
We$ n  
hefang在4楼针对我开始的模型指出： 9~`#aQG T  
u)Kiw
a  
先谈模型中的错误：     =!L}/Dl  
6MM\nIU)/  
大家看到这个XZ面的截图的时候应该能想到问题所在了吧？是的，信号线接触到了边界！   /x@aAJ|
 
模型被短路了，S3(1)3(1)是-1dB也就不奇怪了。   ZY8.p  
好，在surrounding space里的Z轴双向延伸一段距离（比如10）： 使得信号线不碰触边界，重新仿真Por3差模，得到正确结果。 JL4E`  
}6^5mhsL  
我照这样做了，确实得到了想要的结果，但是事实上在CST自带的例子differential via pair.cst里的port也是设置在边界上的，如下图所示，没有任何问题。 JL G!;sov  
,iYhD-"'  

图片:differential_via_pair.JPG

C5^WJx[  

另外，我又做了一个实验，把我的模型边上没用的部分减小，PCB的尺寸从800mil*600mil缩小到250mil*239.37mil。 gd31ds!G  
过孔的尺寸和位置没有变，trace相应的截断一些，port还是设置的discrete port。如下图所示： |>I4(''}  

图片:reduce_size.JPG

kP~ ;dJD  
模型文件及结果也附上： BGA_modeling_reduce_size.zip (1247 K) 下载次数:3 QmPHf*w[  
结果S11的结果变成又不对了，如下图 ).C>>1ZC  

图片:S11_reduce_size.JPG

我说的是“信号线”，不是端口。你的Via模型已经碰到了边界，就好比测量的时候用一个接地金属块压在你的差分线上，完全短路了。 Tc
`LY/%Od  
8_ns^6XK5p  
至于第二个问题，建模的时候心要细些： Kl$!_$  

图片:Model.JPG

`W8GfbL  
2`l$uEI3oJ  
端口1和端口2开路，没连接上金属。